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求教大神 Artix7系列怎么输出差分时钟?

chenbin
chenbin  发布于 2018-11-30 17:18:47 372
求教大神 Artix7系列怎么输出差分时钟?
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发布于 2021-08-28 16:52:46

7系列FPGA时钟资源分为:
全局时钟,局部时钟和I/O时钟
在为时钟功能设计时,不推荐使用非时钟资源,例如本地路由。

•设备左右两侧的I/O列包含时钟输入(时钟输入)引脚,将用户时钟带入时钟资源。
•全局时钟线允许跨设备同步元素的计时,它位于同一设备的上下半部。
•I/O和局部时钟允许最多三个垂直相邻时钟区域的时钟。
•CMT位于I/O列旁边的CMT列中,每个CMT Column包含一个混合模式时钟管理器(MMCM)和一个锁相环(PLL)。
•每个7系列设备被分成8-24个时钟区域(clock region)。
•时钟区域包括50个CLB和1个I/O bank (50 I/Os)区域内的所有同步元素(CLB、I/O、GT、DSP、block RAM、CMT等),其中心为水平时钟行(HROW)。
•每个时钟区域从HROW向上跨越25个clb,向下跨越25个clb,水平横跨设备的每一侧。

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