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qn1513131564 发布于2018年12月12日
graple 回复于2018-12-21 08:50:25

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海思HI3520D解码RTP音频
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艾编程的鲁小班发布于2018年12月21日

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OV4689 672x380 330fps
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feixue 发布于2018年12月18日
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HI3536 RTC 實時時鐘問題
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shadow122289 发布于2017年04月28日
ddcodeman 回复于2018-12-20 21:19:18

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全志A33 A23 _tablet_std_v1_0标案原理图
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dongdg 发布于2018年12月20日

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怎么判断电路图是否连接正确
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无法忘记发布于2018年12月20日
mylatex 回复于2018-12-20 17:50:04

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kkkkkxu 发布于2018年12月20日

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断开后模块老是自动重连怎么回事
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LEXE 发布于2018年12月20日
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unix查看内存总量怎么查？
Linux-Unix-MacOS Android

cklzw 发布于2018年12月20日

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请问有大佬搭建过zed的HDMI参考设计吗？创建SDK工程时候遇到些问题想请教一下
Xilinx FPGA

天天压马路发布于2018年12月20日

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请问一下有大佬用过8266的SDK TCP或者UDP通信吗？
物联网 Wifi

HXW 发布于2018年12月20日

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各位大佬，求教一个问题，hitool为什么烧写尾帧失败呢？
海思

sunack 发布于2018年12月20日
tangji 回复于2018-12-20 17:18:47

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各位大佬，ZCU102,BIT测试，在MIG PL DDR4的时候，PS_ERR_OUT LED变红色，你们有没...
Xilinx FPGA

ownpy 发布于2018年12月20日

0 3.5k
大家好，请问如何在uboot修改启动为SD1，默认为SD0，zynq7020 。谢谢，真的很着急
Xilinx FPGA

zhcomk 发布于2018年12月20日
zzzzzx 回复于2018-12-20 17:16:06

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咨询一下，在编译海思的驱动的时候，如果驱动里面调用了osal相关的接口，全部都提...
海思

kkkkkxu 发布于2018年12月20日
tangji 回复于2018-12-20 17:15:08

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各位，我现在要把比较大的数据存储到DDR，再读出来。但是现在不能全存进去再读出，...
Xilinx FPGA

salem83 发布于2018年12月20日

0 2.4k
请教：clock ip核相位和占空比设置后，波形没变化，是什么原因？设置无效啊
Xilinx FPGA

qyp1647 发布于2018年12月20日

0 2.2k
谁有玩过zedboard不采用外部的DDR 3来引导和运行Arm吗？
Xilinx FPGA

yyyxxx0088 发布于2018年12月20日
yyyxxx0088 回复于2018-12-20 17:03:12

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