正有道歪有理 《FPGA 思考记 v1 》

本帖最后由 52171314 于 2013-11-22 22:13 编辑

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目录 第一章 ：非正规的世界观 （ Verilog HDL 那些事儿 - 世界观） 1.1 正规和非正规 1.2 建模技巧 1.3 理想时序 1.4 整合技巧 1.5 小谈静态时序分析 1.6 总结

书语： 是否觉得常规参考书冷冰冰，过于拒人千里，始终给人某种抓不到实感的感觉？又或者，想一探歪倒的观念？ 打开这本笔记吧，用一种非正规的角度重新思考 FPGA，用五感去感受正道与歪道之间的思考较劲 ...

笔者： 一直以来都把重点放在 Verilog 身上，对笔者来说 学习 FPGA 的等价就是了解 Verilog。后来得到建议，为了 让读者更能了解 FPGA 是什么？设计流程又是什么？于是笔者才有编辑这本笔记的原因，可是笔者又不能将正规 的大象搬到读者的前面，然后要读者盲人摸象般，碰什么就 YES 什么；而且笔者也不想硬塞非常规的观念给读者。

正规与非正规之间的角度一直以来都是见仁见智，最后笔者了解到 ... 还不如把笔者的所有想法，以顶层笔记的方式 描述笔者所有想法和学习的经历，让八卦的读者一探自己的深沉思想，然后结果和选择则让读者们自己思考，到底什么才是最 适合自己。此外笔记也有反映的作用，让正规和非正规互相反映，互相参考，让学习和了解更具深度。

当然，这本笔记最大作用是导航作用，无论是 Verilog HDL 那些事儿 的阅读次序，还是 FPGA 的流程 ...

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累积下来的功课也搞得七七八八了，但是还有一些善尾的工作要干 ... 先冒个泡，发发笔记，算是浮上水面之前的热身吧， 就这样！