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gl5839  发布于  2018-12-02 11:18:27
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各位大佬，求解，这是怎么回事？

Xilinx
 
FPGA
 
WARNING:MapLib:701 - Signal adc1_clk_p connected to top level port adc1_clk_p
   has been removed.
WARNING:MapLib:701 - Signal adc1_clk_n connected to top level port adc1_clk_n
   has been removed.
WARNING:MapLib:701 - Signal adc2_clk_p connected to top level port adc2_clk_p
   has been removed.
WARNING:MapLib:701 - Signal adc2_clk_n connected to top level port adc2_clk_n
   has been removed.

各位大佬，求解，这是怎么回事？
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chenbin 2018-12-02 11:18:56
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端口变了，检查端口连接。
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gl5839 2018-12-02 11:20:07
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=113818&ptid=54062]chenbin 发表于 2018-12-2 11:18[/url]
端口变了，检查端口连接。[/quote]

我重新分配的约束文件啊
chenbin

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chenbin 2018-12-02 11:20:41
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=113819&ptid=54062]gl5839 发表于 2018-12-2 11:20[/url]
我重新分配的约束文件啊[/quote]

这个就奇怪了。还以为你是重新生成ip，有些端口没有了。
gl5839

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gl5839 2018-12-02 11:21:07
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=113820&ptid=54062]chenbin 发表于 2018-12-2 11:20[/url]
这个就奇怪了。还以为你是重新生成ip，有些端口没有了。[/quote]

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