Allegro软件使用过程中一些常见问题解答

1、怎样建立自己的元件库？
答：建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是partdeveloper. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。

2、怎么在Allegro中定义自己的快捷键？
答：在 Allegro下面的空白框内，紧接着command>提示符，打入alias F4(快捷键) room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。

3、Allegro怎么让整个模块镜像，包括器件、走线、过孔、铜皮？
答：第一步，对整个模块进行模块复用，做成一个Groups；
第二步，选择移动命令，然后Find面板里面选择Groups，然后单击鼠标右键，选择Mirror即可对整个模块进行镜像；
第三步，将整个模块进行镜像完成以后，需要对模块进行打散，以免后期PCB在分区设计的时候出现BUG，导致器件无法移动

4、Allegro16.3 走线连不上怎么回事？
答：首先要明确这不是格点的问题，一般初学者会遇到这样的问题。其实这是对Allegro的操作习惯还不是很熟悉做造成的。Allegro16.3 走线连不上有四种可能原因：
1）两个pin根本就不在同一面。
2）没有勾选snap to connect point。
3）命令执行的层面不对。
4）没有勾选pins或者ratsnests。

5、在Allegro中如何修改线宽
答：在Allegro的Setup－>constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－>parameters里一些线宽的定义是否设置成DRC Value。

6、如何更改Highlight高亮默认颜色？
答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。

7、在制作封装时，如何修改封装引脚的PIN Number？
答：Edit->Text，然后选中PIN Number修改即可。

8、Allegro使用Fanout by pick功能时老是扇不出，而且停到一半卡死？
答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。

9、修改了元器件封装,如何更新到PCB?
答：Place->Update Symbols->Package Symbols->找到该封装->点击Refresh即可。

10、为什么器件位置摆放不准确，偏移太大？
答：主要是因为Grids设置的问题，可在setup－grids中将每一层的Etch及Non－etch的grids的X、Y的spacing间隔调小。对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x 1200 3000 。

11、Allegro有哪些在Dos下的数据库修正命令？
答：有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运行一些修正命令，如Dbcheck .brd , 或Dbfix .brd 。不过实际中这些命令好像效果不大。

12、如何将两块电路板合成一块？
答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap->Component命令来交换元件网表信息而保持原来的布局不变。