Cortex M3 SoC芯片-AHB总线

本文结构层次：(一)首先，AHB总线的接口信号列表；(二)其次，AHB的传输类型时序图；
(三)最后，AHB的实例波形图；

Cortex M3 SoC芯片-AHB总线的简要架构图如下：

H：以H为开头代表AHB总线信号，以区别其他总线信号；
n：低电平有效，如HRESETn，低电平有效，也是AHB协议里唯一的低电平有效信号。
x：针对某一Master或Slave的信号，如HBUSREQx1为Master1的bus request信号。(一)首先，AHB总线的接口信号列表；

(二)其次，AHB的传输类型时序图；- 简单传输

一笔transfer由地址段、数据段组成。

• HCLK第一个上升沿Master驱动地址、控制信号；

• HCLK第二个上升沿Slave采集地址、控制信号；

  此时，读操作的话，Slave准备好读数据；写操作的话，Master准备好写数据；

• HCLK第三个上升沿，完成读写数据的锁存。流水线：

  当前transfer的地址段传输的同时，上一笔transfer的数据段也在传输，满足高速传输需求。

• 等待状态

  有等待状态的传输上，写数据操作Master必须保持总线上的写数据稳定，而读取数据操作只需要Slave在传输完成前的一个周期提供有效的数据。

• 多笔传输

  

• HTRANS（带BUSY）、且有等待状态的时序图

  Burst的第一笔传输为NONSEQ；下一周期Master无法及时提供输出数据，因此BUSY延迟下一笔传输；第三笔传输Master立即发出但Slave没准备好，HREADY加入一拍等待；第四笔传输不用等待直接完成。

  (三)最后，AHB的实例波形图；

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转载：全栈芯片工程师