前言 上一篇文档，介绍了MGTs，我们知道它的一个别名为SERDES，就是如此，这篇文章我们来谈一下通用的SERDES架构。无论是X家的Transceiver还是A家的SERDES，或者其他什么家的某某吉比特收发器，原理其实都是大同小异，离不开一些共同的结构。 最后我们也会同时展示大家常用的SERDES或者Transceiver的结构，它们通常都是通用架构的扩展。 SERDES的基本构造 简单说来

前言 本文中用到了如下的小标题： “心中有路”与综合推断 “心中无路”与无从推断 这里所谓的路就是电路的意思，意思是逻辑工程师使用Verilog设计电路时要注重硬件思维，而不是软件编程。 心中有电路，在你使用RTL语言设计电路的时候，才能设计出综合工具能够推断出的具体硬件电路与之对应，否则可能语法过了，但是综合工具无法推断你的设计。 逻辑工程师在设计代码的时候要做到心中有电路，每一行代码的设计

前言 眼图的测量对于高速串行总线的重要性不言而喻，眼图反映了总线通道环境的优劣，信号的好坏等等，正确的识别眼图是一项基础技能，如果具体识别眼图呢？ 下面详细地与你分享！ 眼图的形成原理 简单来说，眼图的形成是一系列数字信号在示波器上积累并显示的过程，眼图包含丰富的信息，它对于判断数字信号的健康状况一目了然。查看眼图有助于发现串扰，电磁干扰（EMI），信号丢失以及其他影响信号完整性的现象。就信噪比而

前言 SERDES可以工作在多吉比特的速率，同样作为串行总线的SPI却常常在十兆或数十兆比特的速率，为何差别这么大呢？SERDES的特别之处在哪里？用了什么技术？这里来揭秘SERDES高速面纱！ 多相数据提取电路 采取多相位时钟处理数据的技术应用十分广泛，例如ADC芯片：EV10AQ190A，它的单通道模式就利用了多相位时钟技术对模拟信号进行采样： 这时多相位时钟技术运用到了ADC电路设计中，可

前言数据包介绍参考时钟要求参考文章 前言 上一篇文章:高速串行总线设计基础（五）揭秘SERDES高速面纱之多相数据提取电路与线路编码方案 这篇文章介绍了提出了问题，关于SERDES或者Transceiver为什么能跑这么高的速度？当然有它的独特技术特点，上篇文章中介绍了两种技术，一是多相提取技术，另一种是线路编码方案。本篇文章继续这个话题。 数据包介绍 熟悉Xilinx的Transceiver的工

前言时钟校正接收和发送缓冲区通道绑定参考文献 前言 上篇文章讲了高速串行总线中的数据包核参考时钟的相关内容，见：高速串行总线设计基础（六）揭秘SERDES高速面纱之数据包与参考时钟要求，但SERDES的秘密还没有完全揭开，高速串行总线技术环环相扣，缺一不可，本篇继续介绍！ 时钟校正与通道绑定技术在多通道Serdes或者Transceiver中十分常用，例如如下Xilinx Transceiver的

前言 本文的内容是从众多参考资料上查到的，并深有同感，在初学FPGA的阶段，确实会遇到这样那样的问题，这些问题没有得到较好的回答，不仅影响对学习的兴趣，也会导致实践中的停滞。 本文节选出大家可能会遇到的部分问题，比较常见，并对其进行分析，当然分析也不一定是我的分析（部分来自参考资料），但一定是我比较认同的理解。 必须说明的是，由于很多使用Xilinx的初学者，可能使用的是比较低级的开发板，所以关于

前言 对于数字工程师来说，我们可能关注的仅仅是本文中的差分信号电平标准以及预加重技术，CML电平标准是Transceiver技术的首选，在Xilinx的GTX/H以及以此为底层架构的众多协议，发送以及接收差分信号线都是以此为标准，在管脚约束页面上，也是没有开放出来的。至于预加重技术，毫无疑问，是高速串行技术的必然选择，这是因为在高速链路中处于过渡阶段的bit会受到ISI的影响等。 可能对于数字工程

前言 上篇文章：高速串行总线设计基础（八）揭秘SERDES高速面纱之CML电平标准与预加重技术着重介绍了高速串行总线中的预加重技术，它是解决在连续的“ 1”之后，高频“ 0”脉冲可能无法达到信号摆幅的中间电平，或者连续的“0”之后，高频“1”脉冲可能无法达到信号摆幅的中间电平，这是由于ISI导致的，如下图： 本文继预加重技术之后，介绍线路均衡的相关知识，进而提出误码率以及CRC等重要概念，下面一

MGTs设计的挑战协议概念介绍标准协议自定义协议拓展阅读 MGTs设计的挑战 了解各个挑战是开始解决任何工程问题的关键。设计多吉比特收发器（MGT）时，挑战包括理解收发器协议，信号完整性，阻抗和电源要求，屏蔽要求，印刷电路板（PCB）设计要求以及连接器和电缆选择要求。原型的仿真和测试对于成功的MGT设计也至关重要。本文先来讨论MGT协议的那些事！ 协议概念介绍 SERDESs本身是相对灵活的设备。

前言信号完整性阻抗功率屏蔽板，连接器和电缆连接器选择电缆选择参考资料 前言 正如上篇文章所言：常用MGT协议简介以及自定义协议示例：了解各个挑战是开始解决任何工程问题的关键。设计多吉比特收发器（MGT）时，挑战包括理解收发器协议，信号完整性，阻抗和电源要求，屏蔽要求，印刷电路板（PCB）设计要求以及连接器和电缆选择要求。本文正式介绍除收发器协议之外的这些挑战！ 信号完整性 为了使信号具有完整性，信

前言仿真测试与量测互操作性电气其他资源 前言 本文可作为拓宽眼界之篇章，对于MGT设计的最后一招，仿真与测试测量，可以说是很专业，很正规，同时也很昂贵，不妨去了解了解！这其中也包括了硬件设计中常见的元素，例如眼图测试还有一些设计理念、调试思路等，相信阅读之后定可以受益颇多！ 仿真 仿真是任何成功的MGT设计项目的关键部分。设计的模拟和数字部分都应进行仿真。 模拟 自大学毕业以来，大多数数字设计师都

前言用户手册约定事项RocketIO收发器基本架构并行数据时钟与数据速率之间的关系RocketIO MGT的配置方式 前言 从本篇开始，正式进入Xilinx的具体器件MGT的实践篇，从数据手册、demo例程、网站论坛以及实践经验入手，一起体会MGT知识之浩瀚！ 用户手册约定事项 用户手册会约定一些共识（如Channel与Transceiver之间的关系：在Xilinx器件中等价！），供使用者参考，

前言 在总结本文最后的多比特上升沿检测之前，我们先把备用知识讲清楚，摊开来，以免造成模糊不清的默许！ 逻辑运算符与位元运算符 从表面上来看，逻辑运算符与位元运算符之间的区别就是一个符号写法的问题，例如：&&，&，||，|，！，~ 事实上，我们应该真正的从含义上理解它们： 所谓的逻辑运算符就是逻辑上的运算，那它的结果也就是真和假之分，即false and true，或者1'

前言 本文是上一篇文章FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？的姊妹篇，都是FPGA以及ASIC设计中再重要不过的设计且应用场景十分广泛，我在以前也分享过类似的设计，但本文在大量参考外文文献的基础上，重新立意，重新组织，相信经过时间与设计经验的积累，会有更清晰更规范的表述。既然是具有分享意义的技术教程，本文分享的RTL设计的原则应是以看得懂、能说明问题为宗旨，不追求复杂隐晦

前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方法，MUX同步器！一起来看看吧。 多比特信号跨时钟域处理的场景与方案 多比特信号即位宽不为1的数据，对这种信号进行跨时钟域处

前言 异步FIFO是处理多比特信号跨时钟域的最常用方法，简单来说，异步FIFO是双口RAM的一个封装而已，其存储容器本质上还是一个RAM，只不过对其添加了某些控制，使其能够实现先进先出的功能，由于这个功能十分的实用，因此得以广泛应用。 真双口RAM可以实现在一端存储，另一端读取的功能，两端的时钟可以不同，将数据存入一个容器，再取出来，这个过程在双口RAM的两端完全不存在亚稳态的问题。由于异步FIF

前言 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快时钟域：FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题 Mux同步器，用于单向同步的多比特同步： FPGA逻辑设计回顾（5）多比特信号的CDC处理方式之MUX同步器 异步FIFO用途倒是挺广，但是过于有时杀鸡用

前言 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用于快时钟到慢时钟的跨时钟域同步。切换同步器，英文名：Toggle synchronizer，无论怎么翻译吧，它的含义就是将快时钟域内的单比特脉冲同步至慢时钟域，这像是一个切换过程，给出原理图： 这种方式与本系列的另一篇文章应用场景相似，但更简单一些！ 本文不

前言 本篇作为有关DDR的相关知识的第一篇，先给出DDR的前生SDRAM以及演变DDR/DDR2/DDR3等的总体概念与区别，后面会细分技术细节。文章参考互联网以及国外各大网站以及文献，水平有限，若有疏漏，还请谅解。 DDR的前世SDRAM DDR的前身是SDRAM（Synchronous Dynamic Random Access Memory），即同步动态随机存取存储器。所谓的“同步”，就是我