audio mclk的配置问题

请教下大家：
我在配置aio
时钟时
按下面配置
测得mclk终始为2.04M

一般的应用场景会给定采样率时钟频率FSCLK，而比特时钟BCLK和主时钟MCLK
相对于FSCLK分别具有可变的倍数关系，时钟频率配置方法示例如下：
AIO小数分频的时钟源为固定675MHz，此时要求配置出AIO工作时钟频率为
FSCLK=48kHz、MCLK=256FSCLK=12.288MHz、BCLK=16FSCLK=768KHz。配置方
法如下：
z  675MHz到MCLK分频比计算为：N=12.288/675，则aio_ckcfg[23:0]=
27
2 × N ，
根据四舍五入取整原则计算为2443359，因此配置aio_ckcfg=0x0025_485F，即可
得到CLK的正确频率。
z  BCLK由MCLK分频获得，分频比为BCLK/MCLK=16/256=1/16，因此根据配置
表中的对应关系，配置aio_bclk_div[3:0]=0b0111（对应16分频）便可得到BCLK
的正确频率。
z  FSCLK由BCLK分频得到，分频比为1/16，因此根据配置表中的对应关系，配置
aio_fsclk_div=0b000（对应16分频）便可得到FSCLK的正确频率。

按其方法配bclk fs却又能配置成功