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chenbin  发布于  2019-01-15 16:40:39
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在verilog修改内部slv_reg的值，但是在sdk中读不出来是怎么回事？

Xilinx
 
FPGA
 
各位大佬，请问在新建axi的ip时，在verilog修改内部slv_reg的值，但是在sdk中读不出来 ，而且内部用axi_clk做分频点流水灯也不好使。看上去就是好像没有axi_clk或者寄存器映射错误 ，请问各位前辈遇到过类似问题吗？？使用xc7z020clg400-1，vivado版本1016.1，感谢各位前辈
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