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Xilinx 论坛

主题396

回复452

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Xilinx VIVADO Vitis

请问下大家，你们vivado在哪里下载的啊？网上找了一个没装成功
 Xilinx FPGA

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我想境境 回复于

03月15日 23:36
给了时许约束后，是否还需要给时钟分配一个引脚约束呢？
Xilinx FPGA

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稗子酿的酒 回复于

03月14日 09:29
FPGA上实现网络通信用的什么协议？
Xilinx FPGA

9

稗子酿的酒 回复于

03月14日 09:07
zynq 微相，米尔，黑金有啥区别，哪个稳定些？
Xilinx FPGA

1

Lupho 回复于

03月14日 08:56
FPGA器件选型研究
 Xilinx FPGA

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Lupho 回复于

03月14日 08:46
在Ubuntu20.04系统中，如何将Vivado编辑器配置成Vim?
Ubuntu系统 VIVADO

1

牛皮人 回复于

02月27日 15:10
如何使用vivado仿真zynq7000ov5640程序呢？
VIVADO

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虽万人吾往矣 发布于

02月08日 08:49
关于altera系列芯片FIR IP核在使用过程中的问题
 ARM Xilinx

0

虽万人吾往矣 发布于

02月03日 09:18
xilinx CAN接口IP核是收费的ma？
Xilinx

3

zh822 回复于

2022年12月09日
新产品进入市场后有抄袭如何防护
 Xilinx VIVADO 嵌入式

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pinbo2008 回复于

2022年08月23日
这个fifi能存多少字节数据，有人知道吗？
Xilinx FPGA

2

梦龙 回复于

2022年05月15日
Xilinx 7系列FPGA收发器用户指南
 Xilinx FPGA

2

wenlinux 回复于

2022年04月11日
有人申请过xilinx第三方的ip核吗？
Xilinx

3

Maun Mo 回复于

2022年04月06日
有人在用这个吗XC7A100T-2FGG484I
Xilinx

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张13724212401 回复于

2021年11月06日
为什么我的RTL分析一打开vivado就会闪退
 Xilinx

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张13724212401 发布于

2021年09月03日
求教大神 Artix7系列怎么输出差分时钟？
Xilinx FPGA

1

张13724212401 回复于

2021年08月28日
FPGA运算加速平台成新宠 Xilinx、Altera各有支持者
 Xilinx FPGA

2

张13724212401 回复于

2021年08月28日
请问一下，Vivado能自动补齐关键字吗？用起来好不习惯
 Xilinx FPGA

3

张13724212401 回复于

2021年08月28日
请教车牌识别FPGA问题
 Xilinx

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张13724212401 回复于

2021年08月28日
请教一下有没有做车牌识别FPGA的，推荐一下
 Xilinx 硬件设计

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焦糖布丁 发布于

2021年04月09日
请问哪里可以买到SLVS-EC的IP核？
FPGA Xilinx

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阿述9362 发布于

2020年12月30日
请问出现这种警告是什么原因？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
想问下，vivado中如何更新ip核呀，各位大佬？
Xilinx FPGA

1

李锐博恩 回复于

2020年12月02日
请教下，0X4000_0000 与0X40000000 地址有什么不一样吗？
Xilinx FPGA

1

李锐博恩 回复于

2020年12月02日
各位，请问iSe选这个吗？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
大家好，请问谁知道这是什么错误？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问各位这个报错怎么引起的啊？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问有人遇到过非法指令错误的么？如何解决的？
Xilinx FPGA

1

李锐博恩 回复于

2020年12月02日
为什么我在vivado的IP库中看不到HDMI IPcore？我用的是ZedBoard
Xilinx FPGA

1

李锐博恩 回复于

2020年12月02日
请问XiLinx的pll生成的多个时钟上升沿是否对齐？
Xilinx FPGA

1

李锐博恩 回复于

2020年12月02日
有没有大佬知道这个怎么回事？烧mcf烧不进去
 Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
有人调试过Xilinx的Aurora吗？channel up信号时钟不拉高怎么办？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问是否一个时钟的脉冲很容易采不到？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
我的SDK调试可以用，但生成bin不能用怎么办？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
用vivado打开modelsim的时候一直打不开是怎么回事？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问有谁用过fifo generator？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问图里的(* *)是个啥？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问一下大佬们，下面这个是怎么弄出来的
 Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
综合的时候经常报内存不足的问题，请问大家有啥办法解决吗
 Xilinx FPGA

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李锐博恩 回复于

2020年12月02日
请问各位这是什么错误？
Xilinx FPGA

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李锐博恩 回复于

2020年12月02日

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