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DFT设计实战(四)
易百纳技术社区 转国产芯的酱油 2022-08-17 09:01:18

DFT设计实战(一)

DFT设计实战(二)

DFT设计实战(三)


用tmax输出scan的testbench,stil2verilog始终没有启动,怎么办?



幸好对mentor的工具也熟悉,于是采用tessent软件里面的STILVerify将pa tterns转成Verilog格式的testbench:


命令:

stilverify pat.stil -VErilog tb.v




生成的testbench如下:


顶层名需要修改为设计名:


修改后如下:


注意到顶层tb.v的激励:

顶层tb.v的配置:



打开tb.v.po.name看看:


开始simulation:



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