Cadence Voltus-功耗分析&IR-Drop(二）

• IR Drop & Ground Bounce

1. IR Drop

   理想状态下，下图v1、v2、v3、v4节点的电压应该相同，而实际上电流从VDD pad流到v4经历了R11-R12-R13-R14等电阻网络，产生了压降，导致G4 cell的power pin的电压不足VDD，一般电压降需要控制在2%-5%以内，具体根据实际项目、实际工艺等决定；

2. Ground Bounce

   同样，G4 cell的ground pin的电流要经过R24-R23-R22-R21回流到VSS pad，因此G4 cell的ground pin电压也不是0，产生了Ground Bounce；

• Average and Peak current当G1、G2、G3、G4同时翻转，瞬时IR Drop将会很大，计算如下：如果每4拍发生一次全翻转，那么G4的IR Drop平均下来就只有其1/4。实际上，芯片规模越大，cell全部同时翻转的概率就越小，因此Average IR Drop和Peak IR Drop的值就相近。

• Static IR-Drop目前对于130nm及以上的设计，Static IR-Drop仍然广泛使用，其能有效分析出由于power rail开路、via丢失、power straps不足、电源线宽度不足等等问题造成的IR Drop & EM问题，尤其是EM分析，由于Static IR-Drop可以仿真芯片长时间使用的平均损耗，所以对分析EM而言更加接近真实情况。后端设计可利用Static IR-Drop先将IR Drop优化到2%-5%以内（具体根据实际项目决定)，然后利用Dynamic analysis分析transient IR Drop。

• Decoupling capacitors（to mitigate voltage drops)

  添加足够的Decoupling capacitors可有效缓和transient电压降，这时，Dynamic IR Drop和Static IR-Drop的分析结果则相近。
  

• IR-Drop -> Setup & Run

  上一篇文章Cadence Voltus-功耗分析&IR-drop(一）已经写了如何生成power grid library，其中technology library是rail analysis必须的配置，且应写在各个power grid library最前面，为了提高IR分析的精度，std cell & macro也被要求利用spice model/spice corner/spice subckts生成power grid library。

  

• IR drop plot

  

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转载：全栈芯片工程师