降低DDR带宽的帧缓存设计

上篇文章在FPGA上关于DDR的帧缓存介绍简单讲了帧缓存的应用，这里接着讲怎么降低DDR带宽的帧缓存设计。

采集多个视频输入的时候，分别通过不同的frame buffer存储在不同的DDR地址里面；

在两个图层相互叠加的区域，位于下方的图层部分不写入DDR中，这样即使两个图层的帧率不同，也不会相互影响；

与常用的帧缓存设计接近，同样每一路均写入一个单独的frame buffer，但并不将图像整个缓存，而是只缓存实际显示的有效部分，即当存在多图层叠加的情况时，被其他图层的遮挡的重叠部分将不会被缓存到DDR中；

帧缓存结构简单，跟常规frame buffer设计一样；

读写分离，可支持各个图层输入不同帧率；

占用的DDR带宽更少，只与输出分辨率有关，与每个图层各自的分辨率及图层数量无关；

读写有效像素

根据各个图层的层叠位置关系，提取出每个图层各自的有效像素；

实现思路：

首先计算出当前图层与其上方图层的重叠部分，将重叠部分去除后，得到当前图层的有效部分；

以下图为例，图层A为顶层，B为中间层，C为底图（底图尺寸与输出分辨率相同），对于图层B来说，蓝色部分为有效像素，红色格子部分为与A的重叠部分，需要丢弃；

降低占用的DDR带宽带来的好处

• 硬件设计阶段：节约硬件上的DDR开销，包括DDR芯片数量，引脚占用数量；
• FPGA设计阶段：降低实际使用的DDR带宽后，降低帧缓存设计消耗的RAM资源；
• 产品完善阶段：利用节约下来的DDR带宽，扩展新功能；